POTENCIA3 - POWER3

Procesadores duales IBM POWER3-II de 375 MHz en el módulo de CPU de un RS / 6000 44P 270.

El POWER3 es un microprocesador , diseñado y fabricado exclusivamente por IBM , que implementó la versión de 64 bits de la arquitectura del conjunto de instrucciones PowerPC (ISA), incluidas todas las instrucciones opcionales del ISA (en ese momento), como las instrucciones presentes en el Versión POWER2 de POWER ISA pero no en PowerPC ISA. Se presentó el 5 de octubre de 1998, debutando en el RS / 6000 43P Modelo 260 , una estación de trabajo gráfica de alta gama. Originalmente, se suponía que el POWER3 se llamaría PowerPC 630, pero se le cambió el nombre, probablemente para diferenciar los procesadores POWER orientados al servidor que reemplazó de los PowerPC de 32 bits más orientados al consumidor. El POWER3 fue el sucesor del derivado P2SC del POWER2 y completó la transición largamente retrasada de IBM de POWER a PowerPC, que originalmente estaba programada para concluir en 1995. El POWER3 se usó en servidores IBM RS / 6000 y estaciones de trabajo a 200 MHz. Compitió con Digital Equipment Corporation (DEC) Alpha 21264 y Hewlett-Packard (HP) PA-8500 .

Descripción

El esquema lógico del procesador POWER3

El POWER3 se basó en el PowerPC 620 , una implementación anterior de PowerPC de 64 bits que se retrasó, tuvo un rendimiento inferior y no tuvo éxito comercial. Al igual que el PowerPC 620, el POWER3 tiene tres unidades de punto fijo , pero la unidad de punto flotante único (FPU) fue reemplazada por dos unidades de multiplicación-suma fusionadas de punto flotante , y se agregó una unidad de almacenamiento de carga adicional (para un total de dos) para mejorar el rendimiento del punto flotante. El POWER3 es un diseño superescalar que ejecuta instrucciones fuera de orden . Tiene una tubería entera de siete etapas, una tubería de carga / almacenamiento mínima de ocho etapas y una tubería de punto flotante de diez etapas.

La interfaz consta de dos etapas: buscar y decodificar. Durante la primera etapa, se obtuvieron ocho instrucciones de un caché de instrucciones de 32 KB y se colocaron en un búfer de instrucciones de 12 entradas. Durante la segunda etapa, se tomaron cuatro instrucciones del búfer de instrucciones, se decodificaron y se enviaron a las colas de instrucciones. Las restricciones sobre el tema de las instrucciones son pocas: de las dos colas de instrucciones enteras, solo una puede aceptar una instrucción, la otra puede aceptar hasta cuatro, al igual que la cola de instrucciones de punto flotante. Si las colas no tienen suficientes entradas sin usar, no se pueden emitir instrucciones. La parte delantera tiene una tubería corta, lo que resulta en una pequeña penalización por error de predicción de rama de tres ciclos .

En la etapa tres, las instrucciones en las colas de instrucciones que están listas para su ejecución tienen sus operandos leídos de los archivos de registro. El archivo de registro de propósito general contiene 48 registros, de los cuales 32 son registros de propósito general y 16 son registros de cambio de nombre para el cambio de nombre de registros . Para reducir el número de puertos necesarios para proporcionar datos y recibir resultados, el archivo de registro de propósito general se duplica para que haya dos copias, la primera que admite tres unidades de ejecución de enteros y la segunda que admite las dos unidades de carga / almacenamiento. Este esquema era similar a un microprocesador contemporáneo, el DEC Alpha 21264 , pero era más simple ya que no requería un ciclo de reloj adicional para sincronizar las dos copias debido a los tiempos de ciclo más altos del POWER3. El archivo de registro de punto flotante contiene 56 registros, de los cuales 32 son registros de punto flotante y 24 registros de cambio de nombre. En comparación con el PowerPC 620, hubo más registros de cambio de nombre, lo que permitió ejecutar más instrucciones fuera de orden, mejorando el rendimiento.

La ejecución comienza en la etapa cuatro. Las colas de instrucciones envían hasta ocho instrucciones a las unidades de ejecución. Las instrucciones de números enteros se ejecutan en tres unidades de ejecución de números enteros (denominadas "unidades de punto fijo" por IBM). Dos de las unidades son idénticas y ejecutan todas las instrucciones de números enteros excepto multiplicar y dividir. Todas las instrucciones ejecutadas por ellos tienen una latencia de un ciclo. La tercera unidad ejecuta instrucciones de multiplicar y dividir. Estas instrucciones no están canalizadas y tienen latencias de ciclos múltiples. La multiplicación de 64 bits tiene una latencia de nueve ciclos y la división de 64 bits tiene una latencia de 37 ciclos.

Las instrucciones de coma flotante se ejecutan en dos unidades de coma flotante (FPU). Las FPU son capaces de fusionar multiplicar-sumar , donde la multiplicación y la suma se realizan simultáneamente. Estas instrucciones, junto con la suma y la multiplicación individuales, tienen una latencia de cuatro ciclos. Las instrucciones de división y raíz cuadrada se ejecutan en las mismas FPU, pero cuentan con la asistencia de hardware especializado. Las instrucciones de división y raíz cuadrada de precisión simple (32 bits) tienen una latencia de 14 ciclos, mientras que las instrucciones de división y raíz cuadrada de precisión doble (64 bits) tienen una latencia de 18 ciclos y 22 ciclos, respectivamente.

Una vez completada la ejecución, las instrucciones se guardan en búferes antes de confirmarse y hacerse visibles para el software. La ejecución finaliza en la etapa cinco para instrucciones enteras y la etapa ocho para coma flotante. El compromiso ocurre durante la etapa seis para enteros, la etapa nueve para punto flotante. La escritura diferida se produce en la etapa posterior a la confirmación. El POWER3 puede retirar hasta cuatro instrucciones por ciclo.

La caché de datos de PowerPC 620 se optimizó para aplicaciones técnicas y científicas. Su capacidad se duplicó a 64 KB, para mejorar la tasa de aciertos de caché; el caché fue de doble puerto, implementado intercalando ocho bancos, para permitir que se realicen dos cargas o dos almacenes en un ciclo en ciertos casos; y el tamaño de la línea se incrementó a 128 bytes. El bus de caché L2 se duplicó en ancho a 256 bits para compensar el tamaño de línea de caché más grande y para retener una latencia de cuatro ciclos para recargas de caché.

El POWER3 contenía 15 millones de transistores en una matriz de 270 mm ² . Se fabricó en el proceso CMOS-6S2 de IBM, un proceso de semiconductor de óxido de metal complementario que es un híbrido de tamaños de característica de 0,25 μm y capas de metal de 0,35 μm. El proceso presenta cinco capas de aluminio. Estaba empaquetado en la misma matriz de rejilla de columna de cerámica de 1.088 columnas que el P2SC , pero con un pin out diferente.

POWER3-II

POWER3-II

El POWER3-II fue un POWER3 mejorado que aumentó la frecuencia de reloj a 450 MHz. Contiene 23 millones de transistores y mide 170 mm ² . Fue fabricado en el proceso IBM CMOS7S, un proceso CMOS de 0,22 μm con seis niveles de interconexión de cobre . Fue sucedido por el POWER4 en 2001.

Ver también

• Arquitectura del conjunto de instrucciones de IBM POWER
• PowerPC
• Microprocesadores IBM POWER

Notas

Referencias

• Papermaster, M .; Dinkjian, R .; Mayfield, M .; et al. (1998). "POWER3: Diseño de procesador PowerPC de 64 bits de próxima generación" . IBM Corp. Cite journal requiere |journal=( ayuda )
• Anderson, S .; Bell, R .; Hague, J .; et al. (1998). "Computación científica y técnica RS / 6000: Introducción y guía de ajuste de POWER3" (PDF) . IBM Corp. Archivado desde el original (PDF) el 21 de julio de 2006. Cite journal requiere |journal=( ayuda ) - brinda más información sobre POWER1, POWER2 y POWER3
• O'Connell, FP; White, SW (6 de noviembre de 2000). "POWER3: La próxima generación de procesadores PowerPC". IBM Journal of Research and Development , Volumen 44, Número 6.
• Song, Peter (17 de noviembre de 1997). "IBM Power3 para reemplazar P2SC". Informe del microprocesador .
• International Business Machines Corporation (5 de octubre de 1998). Nuevo chip IBM POWER3 . Comunicado de prensa .