IBM z14 (microprocesador) - IBM z14 (microprocessor)
| Información general | |
|---|---|
| Lanzado | 2017 |
| Diseñada por | IBM |
| Fabricante (s) común (es) | |
| Rendimiento | |
| Max. Frecuencia de reloj de la CPU | 5,2 GHz |
| Cache | |
| Caché L1 | Instrucción de 128 KB Datos de 128 KB por núcleo |
| Caché L2 | Instrucción de 2 MB 4 MB de datos por núcleo |
| Caché L3 | 128 MB compartidos |
| Arquitectura y clasificación | |
| Min. tamaño de la característica | 14 millas náuticas |
| Conjunto de instrucciones | z / Arquitectura |
| Especificaciones físicas | |
| Núcleos | |
| Historia | |
| Predecesor | z13 |
| Sucesor | z15 |
El z14 es un microprocesador fabricado por IBM para sus computadoras mainframe IBM Z , anunciado el 17 de julio de 2017. Fabricado en la planta de fabricación de GlobalFoundries en East Fishkill, Nueva York . IBM declaró que es el microprocesador más rápido del mundo por frecuencia de reloj a 5,2 GHz, con un 10% más de rendimiento por núcleo y un 30% para todo el chip en comparación con su predecesor, el z13 .
Descripción
El chip de la unidad procesadora (chip PU) tiene un área de 696 mm 2 (25,3 × 27,5 mm) y consta de 6.100 millones de transistores . Se fabrica utilizando el silicio FinFET de 14 nm de GlobalFoundries en el proceso de fabricación de aisladores , utilizando 17 capas de metal y velocidades de soporte de 5,2 GHz , que es más alta que su predecesor, el z13. El chip PU tiene 10 núcleos, pero puede tener de 7 a 10 núcleos (o "unidades de procesador" en el lenguaje de IBM) habilitados según la configuración. Los núcleos z14 admiten subprocesos múltiples simultáneos de dos vías para más aplicaciones de las que estaban disponibles anteriormente.
El chip PU está empaquetado en un módulo de un solo chip, que es el mismo que su predecesor, pero una desviación de los diseños anteriores que se montaron en grandes módulos de múltiples chips . Un cajón de computadora consta de seis chips PU y un chip controlador de almacenamiento (SC) que contiene la caché L4.
Los núcleos de aplicar la CISC z / Arquitectura con un superescalar , fuera de orden tubería . Nuevo en z14 es un coprocesador criptográfico , llamado CPACF, adjunto a cada núcleo, utilizado para la generación de números aleatorios , hash , cifrado y descifrado y compresión. Otras mejoras incluyen una optimización de la canalización del núcleo, duplicando los cachés en el chip, mejor predicción de ramas , un nuevo motor SIMD aritmético decimal diseñado para impulsar el código COBOL y PL / I , una "instalación de almacenamiento protegida" que ayuda a las aplicaciones Java durante la recolección de basura. y otras mejoras que aumentan el rendimiento de los núcleos en comparación con los predecesores.
La canalización de instrucciones tiene una cola de instrucciones que puede obtener 6 instrucciones por ciclo; y emitir hasta 10 instrucciones por ciclo. Cada núcleo tiene una privada 128 KB L1 de instrucciones de caché , una empresa privada de 128 KB de caché de datos L1, un privado de 2 MB de caché L2 de instrucciones, y una caché de datos privada de 4 MB L2. Además, hay una caché L3 compartida de 128 MB implementada en eDRAM .
El chip z14 tiene un controlador de memoria RAM DDR4 multicanal integrado que admite una configuración similar a RAID para recuperarse de fallas de memoria. El z14 también incluye dos bus GX , así como dos nuevos controladores PCIe Gen 3 para acceder a los adaptadores y periféricos del canal del host. Los chips PU tienen tres X-buses para comunicaciones con tres chips PU vecinos y el chip SC.
Controlador de almacenamiento
Un cajón de cálculo consta de dos clústeres. Cada grupo comprende dos o tres chips PU. Los dos clústeres comparten un solo chip controlador de almacenamiento (chip SC). Aunque cada chip PU tiene 128 MB de caché L3 compartida por los 10 núcleos y otras instalaciones en el troquel, el chip SC agrega 672 MB de caché eDRAM L4 fuera del troquel compartida por los seis chips PU en el cajón. Los chips SC también manejan las comunicaciones entre los conjuntos de tres PU en el cajón, así como las comunicaciones entre cajones usando el A-Bus. El chip SC se fabrica en el mismo proceso de 14 nm que los chips PU z14, tiene 17 capas de metal, mide de manera similar 25,3 × 27,5 mm (696 mm 2 ), pero consta de 9,7 mil millones de transistores debido a la cantidad de memoria L4 y se ejecuta a la mitad la frecuencia de reloj del chip PU.