IBM z13 (microprocesador) - IBM z13 (microprocessor)
| Información general | |
|---|---|
| Lanzado | 2015 |
| Diseñada por | IBM |
| Fabricante (s) común (es) | |
| Rendimiento | |
| Max. Frecuencia de reloj de la CPU | 5 GHz |
| Cache | |
| Caché L1 | Instrucción de 96 KB 128 KB de datos por núcleo |
| Caché L2 | 2 MB de instrucción 2 MB de datos por núcleo |
| Caché L3 | 64 MB compartidos |
| Arquitectura y clasificación | |
| Min. tamaño de la característica | 22 millas náuticas |
| Conjunto de instrucciones | z / Arquitectura |
| Especificaciones físicas | |
| Núcleos | |
| Historia | |
| Predecesor | zEC12 |
| Sucesor | z14 |
El z13 es un microprocesador fabricado por IBM para sus computadoras mainframe z13 , anunciado el 14 de enero de 2015. Fabricado en la planta de fabricación de GlobalFoundries en East Fishkill, Nueva York (anteriormente la propia planta de IBM). IBM declaró que es el microprocesador más rápido del mundo y es aproximadamente un 10% más rápido que su predecesor, el zEC12, en la computación general de un solo subproceso, pero significativamente más cuando se realizan tareas especializadas.
IBM z13 es el último servidor de z Systems que admite la ejecución de un sistema operativo en el modo de arquitectura ESA / 390. Sin embargo, todos los programas de aplicación de estado de problemas de 24 bits y 31 bits originalmente escritos para ejecutarse en la arquitectura ESA / 390 no se ven afectados por este cambio.
Descripción
El chip de la unidad de procesador (chip PU) tiene un área de 678 mm 2 y contiene 3.99 mil millones de transistores . Se fabrica utilizando silicio CMOS de 22 nm de IBM en el proceso de fabricación de aisladores , utilizando 17 capas de metal y velocidades de soporte de 5,0 GHz , que es menor que su predecesor, el zEC12. El chip PU puede tener seis, siete u ocho núcleos (o "unidades de procesador" en el lenguaje de IBM) habilitados según la configuración. El chip PU está empaquetado en un módulo de un solo chip, una desviación de los procesadores de mainframe anteriores de IBM, que estaban montados en grandes módulos de múltiples chips . Un cajón de computadora consta de seis chips de PU y dos chips de controlador de almacenamiento (SC).
Los núcleos de aplicar la CISC z / Arquitectura con un superescalar , fuera de orden tubería . Tiene facilidades relacionadas con la memoria transaccional y nuevas características como el multihilo simultáneo bidireccional (SMT), 139 nuevas instrucciones SIMD , compresión de datos , criptografía mejorada y particionamiento lógico . Los núcleos tienen muchas otras mejoras, como una nueva canalización superescalar, diseño de caché en chip y corrección de errores.
La canalización de instrucciones tiene una cola de instrucciones que puede obtener 6 instrucciones por ciclo; y emitir hasta 10 instrucciones por ciclo. Cada núcleo tiene una caché de instrucciones L1 privada de 96 KB , una caché de datos L1 privada de 128 KB, una caché de instrucciones de caché L2 privada de 2 MB y una caché de datos L2 privada de 2 MB. Además, hay una caché L3 compartida de 64 MB implementada en eDRAM .
El chip z13 tiene un controlador de memoria RAM DDR3 multicanal integrado que admite una configuración similar a RAID para recuperarse de fallas de memoria. El z13 también incluye dos bus GX , así como dos nuevos controladores PCIe Gen 3 para acceder a los adaptadores y periféricos del canal del host.
Facilidad de vector
El procesador z13 admite una nueva arquitectura de instalaciones vectoriales. Agrega 32 registros vectoriales, cada uno de 128 bits de ancho; los 16 registros de coma flotante existentes se superponen a los nuevos registros vectoriales. La nueva arquitectura agrega más de 150 nuevas instrucciones para operar con datos en registros vectoriales, incluidos tipos de datos enteros, de punto flotante y de cadena. La implementación de z13 incluye dos unidades SIMD independientes para operar con datos vectoriales.
Controlador de almacenamiento
Un cajón de cálculo consta de dos clústeres. Cada clúster consta de tres chips PU y un chip controlador de almacenamiento (chip SC). A pesar de que cada chip PU tiene 64 MB de caché L3 compartida por los 8 núcleos y otras instalaciones en la matriz, el chip SC agrega 480 MB de caché L4 fuera de la matriz compartida por tres chips PU. Los dos chips SC agregan un total de 960 MB de caché L4 por cajón. Los chips SC también manejan las comunicaciones entre los conjuntos de tres chips PU y otros cajones. El chip SC se fabrica en el mismo proceso de 22 nm que los chips PU z13, tiene 15 capas de metal, mide 28,4 × 23,9 mm (678 mm 2 ), consta de 7,1 mil millones de transistores y funciona a la mitad de la frecuencia de reloj del chip CP.