HAL SPARC64 - HAL SPARC64

SPARC64
Información general
Lanzado 1995 ; Hace 25 años ( 1995 )
Diseñada por Sistemas informáticos HAL
Fabricante (s) común (es)
Actuación
Max. Frecuencia de reloj de la CPU 101 MHz a 118 MHz
Arquitectura y clasificación
Conjunto de instrucciones SPARC V9
Especificaciones físicas
Núcleos

SPARC64 es un microprocesador desarrollado por HAL Computer Systems y fabricado por Fujitsu . Implementa la arquitectura de conjunto de instrucciones (ISA) SPARC V9 , el primer microprocesador en hacerlo. SPARC64 fue el primer microprocesador de HAL y fue el primero de la marca SPARC64. Opera a 101 y 118 MHz. El SPARC64 fue utilizado exclusivamente por Fujitsu en sus sistemas; los primeros sistemas, las estaciones de trabajo Fujitsu HALstation Modelo 330 y Modelo 350, se anunciaron formalmente en septiembre de 1995 y se introdujeron en octubre de 1995, con dos años de retraso. Fue sucedido por el SPARC64 II (anteriormente conocido como SPARC64 +) en 1996.

Descripción

El SPARC64 es un microprocesador superescalar que emite cuatro instrucciones por ciclo y las ejecuta fuera de orden . Es un diseño multichip, que consta de siete matrices: una CPU, una MMU, cuatro CACHE y una CLOCK.

CPU muere

La matriz de la CPU contiene la mayor parte de la lógica, todas las unidades de ejecución y una caché de instrucciones de nivel 0 (L0). Las unidades de ejecución constan de dos unidades enteras, unidades de dirección, unidades de punto flotante (FPU), unidades de memoria. El hardware de FPU consta de una unidad fusionada de suma multiplicada (FMA) y una unidad de división. Pero las instrucciones FMA están realmente fusionadas (es decir, con un solo redondeo) solo a partir de SPARC64 VI . La unidad FMA está canalizada y tiene una latencia de cuatro ciclos y un rendimiento de un ciclo. La unidad de división no está canalizada y tiene latencias significativamente más largas. La caché de instrucciones L0 tiene una capacidad de 4 KB, se asigna directamente y tiene una latencia de un ciclo.

La matriz de la CPU está conectada al CACHE y la matriz de la MMU se realiza mediante diez buses de 64 bits. Cuatro buses de direcciones que llevan direcciones virtuales conducen a cada matriz de caché. Dos buses de datos escriben datos del archivo de registro en los dos troqueles CACHE que implementan la caché de datos. Cuatro buses, uno de cada matriz CACHE, entregan datos o instrucciones a la CPU.

La matriz de la CPU contenía 2,7 millones de transistores, tiene unas dimensiones de 17,53 mm por 16,92 mm para un área de 297 mm 2 y tiene 817 topes de señal y 1,695 topes de potencia.

Muere MMU

El troquel MMU contiene la unidad de gestión de memoria , el controlador de caché y las interfaces externas. El SPARC64 tiene interfaces separadas para memoria y entrada / salida (E / S). El bus utilizado para acceder a la memoria tiene un ancho de 128 bits. La interfaz del sistema es el bus HAL I / O (HIO), un bus asíncrono de 64 bits. La MMU tiene un área de matriz de 163 mm 2 .

Caché muere

Cuatro troqueles implementan la instrucción de nivel 1 (L1) y los cachés de datos, que requieren dos troqueles cada uno. Ambas cachés tienen una capacidad de 128 KB. La latencia para ambas memorias caché es de tres ciclos y las memorias caché son asociativas de cuatro vías. La caché de datos está protegida por código de corrección de errores (ECC) y paridad. Utiliza un tamaño de línea de 128 bytes. Cada matriz CACHE implementa 64 KB de caché y una parte de las etiquetas de caché.

La matriz de caché contiene 4,3 millones de transistores, tiene dimensiones de 14,0 mm por 10,11 mm para un área de matriz de 142 mm 2 . Tiene 1.854 golpes de soldadura, de los cuales 446 son señales y 1408 son potencia.

Físico

El SPARC64 constaba de 21,9 millones de transistores. Fue fabricado por Fujitsu en su proceso CS-55, un proceso de semiconductor de óxido de metal complementario de metal (CMOS) de cuatro capas de 0,40 μm . Los siete troqueles están empaquetados en un módulo de múltiples chips de cerámica rectangular (MCM), conectado a la parte inferior del MCM con protuberancias de soldadura. El MCM tiene 565 pines, de los cuales 286 son pines de señal y 218 son pines de alimentación, organizados como una matriz de rejilla de pines (PGA). El MCM tiene buses anchos que conectan las siete matrices.

SPARC64 II

SPARC64 II
Información general
Lanzado 1996
Interrumpido 1998
Diseñada por Sistemas informáticos HAL
Fabricante (s) común (es)
Actuación
Max. Frecuencia de reloj de la CPU 141-161 MHz
Arquitectura y clasificación
Conjunto de instrucciones SPARC V9

El SPARC64 II (SPARC64 +) fue un desarrollo posterior del SPARC64. Es un microprocesador SPARC64 de segunda generación. Operó a 141 y 161 MHz. Fue utilizado por Fujitsu en sus estaciones de trabajo HALstation Modelo 375 (141 MHz) y Modelo 385 (161 MHz), que se introdujeron en noviembre de 1996 y diciembre de 1996, respectivamente. El SPARC64 II fue reemplazado por el SPARC64 III en 1998.

El SPARC64 II tiene un mayor rendimiento debido a las frecuencias de reloj más altas habilitadas por los nuevos ajustes de proceso y circuito; y un mayor recuento de instrucciones por ciclo (IPC) debido a las siguientes mejoras de microarquitectura:

  • La capacidad de la caché de instrucciones de nivel 0 (L0) se duplicó a 8 KB.
  • El número de registros físicos se incrementó de 116 a 128 y el número de archivos de registro de cuatro a cinco.
  • El número de entradas en la tabla del historial de sucursales se duplicó a 2.048.

Fue fabricado por Fujitsu en su proceso CS-60, un proceso CMOS metálico de cinco capas de 0,35 μm. El nuevo proceso redujo el área de las matrices, con la matriz de la CPU midiendo 202 mm 2 , la matriz MMU 103 mm 2 y la matriz CACHE 84 mm 2 .

SPARC64 GP

SPARC64 GP
Información general
Lanzado 1997
Interrumpido 2002
Diseñada por Sistemas informáticos HAL
Fabricante (s) común (es)
Actuación
Max. Frecuencia de reloj de la CPU 225-275 MHz a 600-810 MHz
Arquitectura y clasificación
Conjunto de instrucciones SPARC V9

El SPARC64 GP es una serie de microprocesadores relacionados desarrollado por HAL y Fujitsu Fujitsu utiliza en los GP7000F y PrimePower servidores . El primer SPARC64 GP fue un desarrollo posterior del SPARC64 II. Era un microprocesador SPARC64 de tercera generación y se conocía como SPARC64 III antes de su introducción. El SPARC64 GP operó a frecuencias de reloj de 225, 250 y 275 MHz. Fue el primer microprocesador de HAL en admitir multiprocesamiento . Los principales competidores fueron HP PA-8500 , IBM POWER3 y Sun UltraSPARC II . El SPARC64 GP se grabó en julio de 1997. Se anunció el 11 de abril de 1998, y las versiones de 225 y 250 MHz se introdujeron en diciembre de 1998. En marzo de 1999 se introdujo una versión de 275 MHz.

Era una implementación de una sola matriz del SPARC64 II que integraba, con modificaciones, la CPU y dos de las cuatro CACHE. Se realizaron numerosas modificaciones y mejoras a la microarquitectura, como el reemplazo de la MMU y una nueva interfaz del sistema usando la Arquitectura Ultra Port .

Tenía una predicción de rama mejorada , una etapa de canalización adicional para mejorar las frecuencias de reloj y una segunda FPU que podía ejecutar instrucciones de sumar y restar. Se agregó una FPU de menor funcionalidad en lugar de un duplicado de la primera para salvar el área del dado; la segunda FPU tiene la mitad del tamaño de la primera. Tiene una latencia de tres ciclos para todas las instrucciones. La compleja unidad de administración de memoria (MMU) SPARC64 II fue reemplazada por una más simple que es compatible con el sistema operativo Solaris . Anteriormente, los sistemas SPARC64 ejecutaban SPARC64 / OS, un derivado de Solaris desarrollado por HAL que admitía SPARC64.

La capacidad de las cachés L1 se redujo a la mitad a 64 KB desde 128 KB para reducir el área de la matriz (la razón por la que solo dos de las cuatro matrices CACHE se integraron desde SPARC64 II). La pérdida de rendimiento asociada se mitigó mediante la provisión de una gran caché L2 externa con una capacidad de 1 a 16 MB. Se accede a la caché L2 con un bus de datos de 128 bits dedicado que opera a la misma frecuencia o a la mitad del reloj del microprocesador. La caché L2 es inclusiva, es decir, es un superconjunto de las cachés L1. Tanto la caché L1 como la L2 tienen sus datos protegidos por ECC y sus etiquetas por paridad.

La interfaz del sistema patentado del SPARC64 II fue reemplazada por una compatible con la Arquitectura Ultra Port . Esto permitió al SPARC64 III utilizar conjuntos de chips de Sun Microelectronics. El bus del sistema opera a la mitad, un tercio, un cuarto o un quinto de la frecuencia del microprocesador, hasta un máximo de 150 MHz.

Contenía 17,6 millones de transistores, de los cuales 6 millones son para lógica y 11,6 millones están contenidos en cachés y TLB. La matriz tiene un área de 210 mm 2 . Fue fabricado por Fujitsu en su proceso CS-70, un proceso CMOS de metal de cinco capas de 0,24 μm. Viene empaquetado en un paquete de matriz de rejilla terrestre (LGA) de chip abatible de 957 almohadillas con dimensiones de 42,5 mm por 42,5 mm. De los 957 pads, 552 son para señales y 405 son para alimentación y tierra.

El voltaje interno es de 2,5 V, el voltaje de E / S es de 3,3 V. Consumo máximo de energía de 60 W a 275 MHz. Las señales de Ultra Port Architecture (UPA) son compatibles con los niveles de Lógica de Transistor de Transistor de Bajo Voltaje (LVTTL) de 3,3 V, con la excepción de las señales de reloj diferencial que son compatibles con los niveles de lógica acoplada de pseudo emisor (PECL) de 3,3 V.

Versiones posteriores

El segundo y tercer GP SPARC64 son microprocesadores SPARC64 de cuarta generación. El segundo SPARC64 GP fue un desarrollo adicional del primero y operó entre 400 y 563 MHz. Las primeras versiones, que operan a 400 y 450 MHz, se introdujeron el 1 de agosto de 2000. Tenía cachés de datos e instrucciones L1 más grandes, con una capacidad duplicada a 128 KB cada una; mejor predicción de ramificaciones como resultado de un BHT más grande que consta de 16.384 entradas; soporte para Visual Instruction Set (VIS); y una caché L2 construida a partir de SRAM de doble velocidad de datos (DDR). Contenía 30 millones de transistores y fue fabricado por Fujitsu en su proceso CS80, un proceso CMOS de 0,18 μm con seis niveles de interconexión de cobre . Utilizaba una fuente de alimentación interna de 1,8 V y una fuente de alimentación de 2,5 o 3,3 V para E / S. Estaba empaquetado en una matriz de rejilla de bolas de 1.206 contactos (BGA) que medía 37,5 mm por 37,5 mm. de los 1206 contactos, 552 son señales y 405 son energía o tierra.

El tercer SPARC64 GP fue idéntico al segundo en términos de microarquitectura. Operó de 600 a 810 MHz. Las primeras versiones se introdujeron en 2001. Las versiones de 700, 788 y 810 MHz se introdujeron el 17 de julio de 2002. Fue fabricado por Fujitsu en su proceso CS85 de 0,15 μm con seis niveles de interconexión de cobre. Utilizaba una fuente de alimentación interna de 1,5 V y una fuente de alimentación de 1,8 o 2,5 V para E / S.

Ver también

  • SPARC64 V (este artículo también cubre SPARC64 V +, VI, VII, VII +, VIIIfx, IXfx, X, X + y XIfx)

Notas

Referencias