UNIVAC LARC - UNIVAC LARC
El UNIVAC LARC , abreviatura de Livermore Advanced Research Computer , es una computadora central diseñada según un requisito publicado por Edward Teller para ejecutar simulaciones hidrodinámicas para el diseño de armas nucleares . Fue una de las primeras supercomputadoras .
LARC admitía el multiprocesamiento con dos CPU (llamadas Computadoras ) y un Procesador de entrada / salida (E / S) (llamado Procesador ). Se construyeron dos máquinas LARC, la primera entregada a Livermore en junio de 1960 y la segunda al modelo David Taylor Basin de la Marina . Ambos ejemplos tenían solo una computadora , por lo que nunca se construyeron LARC multiprocesador.
Las CPU LARC pudieron realizar sumas en aproximadamente 4 microsegundos, lo que corresponde a aproximadamente 250 kIPS de velocidad. Esto la convirtió en la computadora más rápida del mundo hasta 1962 cuando la IBM 7030 se llevó el título. El 7030 comenzó como la entrada de IBM al concurso LARC, pero Teller eligió el Univac más simple sobre el diseño de IBM más arriesgado.
Descripción
El LARC era una computadora central decimal con 48 bits por palabra . Utilizaba aritmética decimal codificada bicuinaria con cuatro bits por dígito , lo que permitía números con signo de 11 dígitos . Las instrucciones tenían 48 bits de longitud, una por palabra. Cada dígito de la máquina tenía un bit de paridad para la verificación de errores , lo que significa que cada palabra ocupaba 60 bits (48 bits para datos con 12 bits para verificación de paridad ). La configuración básica tenía 26 registros de propósito general y se podía ampliar a 99 registros de propósito general. Los registros de propósito general tenían un tiempo de acceso de un microsegundo.
LARC pesaba alrededor de 115.000 libras (58 toneladas cortas; 52 t).
La configuración básica tenía una computadora y LARC podía expandirse a un multiprocesador con una segunda computadora .
El procesador es una CPU independiente (con un conjunto de instrucciones diferente al de las computadoras ) y proporciona control para 12 a 24 unidades de almacenamiento de tambor magnético , cuatro a cuarenta unidades de cinta UNISERVO II , dos grabadoras de página electrónicas (una cámara de película de 35 mm frente a un cátodo) tubo de rayos), una o dos impresoras de alta velocidad y un lector de tarjetas perforadas de alta velocidad.
El LARC usó bancos de memoria central de 2500 palabras cada uno, alojados en cuatro bancos por gabinete de memoria. La configuración básica tenía ocho bancos de núcleos (dos gabinetes), 20.000 palabras. La memoria podría ampliarse a un máximo de 39 bancos de núcleo (diez gabinetes con un banco vacío), 97.500 palabras. La memoria central tenía un bit de paridad en cada dígito para la verificación de errores, lo que da como resultado 60 bits por palabra de memoria. La memoria central tenía un tiempo de acceso de 8 microsegundos y un tiempo de ciclo de 4 microsegundos. Cada banco operaba de forma independiente y podía comenzar un nuevo acceso en cualquier ciclo de 4 microsegundos cuando aún no estaba ocupado. Intercalando adecuadamente los accesos a diferentes bancos, la memoria podría mantener un tiempo de acceso efectivo de 4 microsegundos en cada acceso (por ejemplo, acceso de instrucciones en un banco de datos en otro).
El bus de transferencia de datos que conecta las dos computadoras y el procesador a la memoria central se multiplexó para maximizar el rendimiento; cada ciclo de bus de 4 microsegundos se dividió en ocho ranuras de tiempo de 500 nanosegundos:
- Procesador : instrucciones y datos
- Computadora 1 - instrucciones
- Computadora 2 - datos
- Sincronizador de E / S DMA - datos
- No utilizado
- Computadora 2 - instrucciones
- Computadora 1 - datos
- Sincronizador de E / S DMA - datos
El sistema de memoria central impone un sistema de enclavamientos y prioridades para evitar el acceso simultáneo al mismo banco de memoria por varias secciones del sistema (la computadora , el procesador y el sincronizador DMA de E / S ) sin conflictos ni interbloqueos . Un banco de memoria no está disponible durante un ciclo de 4 microsegundos después de haber sido direccionado por cualquier sección del sistema. Si otra sección intenta direccionar el mismo banco de memoria durante este tiempo, se bloquea y debe esperar, luego intente nuevamente en el siguiente ciclo de 4 microsegundos. Para evitar interbloqueos y tiempos de espera en el sistema de E / S, se aplican las siguientes prioridades:
- Sincronizador de E / S DMA - más alto
- Procesador
- Computer s - más bajo
Si una sección de mayor prioridad se bloquea en un ciclo de 4 microsegundos, cuando lo intenta de nuevo en el siguiente ciclo de 4 microsegundos, se evita que todas las secciones de menor prioridad comiencen un nuevo ciclo en ese banco de memoria hasta la sección de mayor prioridad ha completado su acceso.
El LARC se construyó utilizando transistores de barrera de superficie , que ya estaban obsoletos cuando se entregó el primer sistema. La LARC era una computadora muy rápida para su época. Su tiempo de adición fue de 4 microsegundos, el tiempo de multiplicación fue de 8 microsegundos y el tiempo de división fue de 28 microsegundos. Fue la computadora más rápida en 1960-1961, hasta que la IBM 7030 se llevó el título.
Ver también
Referencias
Otras lecturas
- Lukoff, Herman (1979). From Dits to Bits: Una historia personal de la computadora electrónica . Portland, Oregon, Estados Unidos: Robotics Press. ISBN 0-89661-002-0. LCCN 79-90567 .
enlaces externos
- Documentos de Margaret R. Fox, 1935–1976 , Instituto Charles Babbage , Universidad de Minnesota. la colección contiene informes, incluido el informe original sobre ENIAC, UNIVAC y muchos informes de actividades de la Oficina Nacional de Normas (NBS) de la empresa; memorandos e historias de SEAC, SWAC y DYSEAC; instrucciones de programación para UNIVAC, LARC y MIDAC; evaluaciones de patentes y divulgaciones relevantes para computadoras; descripciones del sistema; discursos y artículos escritos por colegas de Margaret Fox.
- Modelo de ordenador automático universal LARC
- Manuales y documentación LARC